【半導体(LSI)アナログ設計】設計~評価まで一貫して携わる設計職/長くエンジニアとして成長できる環境◎/年休120日以上
株式会社シーディア
[研究・開発, 回路(アナログ・デジタル)]
特徴
仕事の魅力・やりがい
仕事内容
半導体製品(アナログ)の設計・開発・評価をお任せします。
フロントエンド、ミドルレンジ、バックエンド設計やテスト・評価まで幅広く携わり、専門スキルを伸ばせる環境です。
■回路・レイアウト設計
各種アナログIPの回路設計やレイアウト設計を担当し、高性能半導体の実現に貢献します。
■実機評価・テスト
開発した回路や製品の動作評価・テストを実施し、性能改善や最適化を行います。
■設計支援ツール活用
Virtuoso、Calibre、Spice、Perl、Tcl
などのツールを駆使して設計・検証を効率的に進めます。
※業務内容の変更範囲:会社の定める業務の範囲
募集背景
雇用形態
正社員
勤務地・交通
大阪府
【大阪府】プロジェクトに準ずる 【住所】 大阪府大阪市 ※プロジェクト先での勤務もあり
勤務時間
9:00〜18:00
給与
年収 378万円〜728万円
【給与補足】
■固定残業:なし
■経験、能力、現年収を考慮し、当社規定により決定します。
■残業代は別途支給します。
■給与改定:年1回
■賞与:年2回
【試用期間】
6か月
※試用期間中は契約社員となります。その他待遇に変更はありません。
年収例
休日休暇
年間休日123日
土日祝休み ■完全週休2日制(土日祝) ■年間休日120日以上
福利厚生・待遇
- ●交通費支給,住宅手当,健康診断,社会保険完備,社宅・寮,退職金制度
- ●■寮・社宅(規定あり)
- ●■慶弔見舞金
- ●■紹介報奨金
- ●■再雇用制度
- ●■結婚・出産祝い金
- ●■社員専用保険契約
●null
応募資格
【必須】 ■アナログ設計もしくは評価の経験 ■VerilogHDL、SystemVerilog、NC-Verilog、VCS、Design Compiler、 DFT、PrimeTime、Quatus、Vivado、Virtuoso、Calibre、Spice、Perl、Tcl などの使用経験
歓迎要件
【必須】 ■アナログ設計もしくは評価の経験 ■VerilogHDL、SystemVerilog、NC-Verilog、VCS、Design Compiler、 DFT、PrimeTime、Quatus、Vivado、Virtuoso、Calibre、Spice、Perl、Tcl などの使用経験
入社までの流れ
書類選考 ↓ 簡単な適性検査・面接(最大2回) ↓ 内定 ↓ 入社
株式会社シーディア
設立
2004
資本金
50000000
従業員数
301 ~ 500名
業界
SIer・SES
事業所
大田区羽田空港1-1-4羽田イノベーションシティ Zone K 2F
企業ホームページ
https://seedea.asia/まずは「面談」からスタートします。
面接ではありませんので、お気軽にどうぞ!
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